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ZYNQ芯片底层结构
阅读量:544 次
发布时间:2019-03-08

本文共 755 字,大约阅读时间需要 2 分钟。

ZYNQ开发的底层结构分析

  • 总览
  • ZYNQ的架构中,各个银行(Bank)所包含的资源是完全相同的。每个Bank内部包含多种必要的组件,如PLL、MMCM、IO、IDELAY、ODELAY、IN_FIFO、OUT_FIFO、BUFR、BUFIO、DSP48、SLICE、BRAM、BUFH、BUFG等。

    1. Bank结构
    2. 每个Bank的设计具有特定的对称性,其包含的元素完全一致。这样做使得硬件资源在不同Bank间的使用更加灵活。需要注意的是,每个Bank中只有两个时钟管理器,因此如果需要更多时钟管理器,需要跨Bank调用的资源。

      1. 输入输出信号处理
      2. 在设计处理输入输出信号时,需要重点关注那些离IO引脚最近的硬件资源,如IDELAY2、ODELAY2和BUFR等。这些资源在信号处理路径中起到关键作用,因此在进行IO配swift时最好直接调用这些资源。

        1. 时钟和缓存资源
        2. 对于时钟管理器,BUFG芯片的布局具有特定的优势。它位于芯片的中心且纵向贯穿整个芯片,因此在调用时需要注意时钟信号线的长度,但其传播延迟却很小。相比之下,BUFH芯片则位于芯片的水平方向,能够实现更高效的资源利用。

          1. 延迟逻辑
          2. 在需要使用延迟处理的场景中,IDELAY2、ODELAY2、IDELAYCTRL等资源必不可少。这些资源在输入输出路径中起到关键作用,因此在确定延迟参数时需要仔细考虑。

            1. 内部逻辑架构
            2. ZYNQ的内部逻辑主要采用两种类型的逻辑单元:SLICEM和SLICEL。SLICEM和SLICEL在结构上只有一点差异,即它们的LUT6参数不同,且可以实现不同的功能组合。

              1. IO连接
              2. PAD引脚的连接直接影响IO功能的实现。输入信号的路径建议调用INBUF,而输出信号路径则建议调用OUTBUF,这样可以确保信号传输的效率和正确性。

    转载地址:http://czfiz.baihongyu.com/

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